El Departamento de Posgrado de la FACET comunica del dictado del Curso de Posgrado: \u201cVHDL para Dise\u00f1o Digital en CPLDs y FPGAs\u201d (Aprobado por resoluci\u00f3n 1202\/11).<\/p>\n
Objetivos:<\/strong><\/p>\n Uso de VHDL para el dise\u00f1o de sistemas digitales complejos. \u00c9nfasis en c\u00f3digo VHDL sintetizable, siguiendo la metodolog\u00eda RTL (nivel de transferencia de registros), simulaci\u00f3n usando VHDL, an\u00e1lisis temporal y optimizaci\u00f3n.<\/p>\n Contenidos:<\/strong><\/p>\n Revisi\u00f3n de CPLDs, FPGAs y su flujo de dise\u00f1o. Construcciones b\u00e1sicas del lenguaje. Sentencias de asignaci\u00f3n concurrente de se\u00f1ales: implementaci\u00f3n conceptual, ejemplos, comparaci\u00f3n y conversi\u00f3n entre diferentes sentencias. Sentencias secuenciales sintetizables: implementaci\u00f3n conceptual, ejemplos, comparaci\u00f3n con sentencias concurrentes. S\u00edntesis de c\u00f3digo VHDL. Bancos de prueba simples. Dise\u00f1o de circuitos combinacionales. Dise\u00f1o de circuitos secuenciales. Bancos de prueba avanzados. Metodolog\u00eda de transferencia de registros. Dise\u00f1o jer\u00e1rquico en VHDL. Dise\u00f1o parametrizado en VHDL.<\/p>\n Disertante:<\/strong><\/p>\n Ing. Jorge Scandaliaris. MSc. (Universidad Polit\u00e9cnica de Catalu\u00f1a, Espa\u00f1a); Ing. (Universidad Nacional de Tucum\u00e1n) <\/strong><\/p>\n Coordinaci\u00f3n: <\/strong><\/p>\n Dr. Ing. Miguel A. Cabrera (Lab. de Telecomunicaciones \u2013FACET-UNT)<\/strong><\/p>\n Metodolog\u00eda:<\/strong> Clases te\u00f3rico-pr\u00e1cticas y problemas de aplicaci\u00f3n<\/p>\n Duraci\u00f3n:<\/strong> 30 horas<\/p>\n Fecha, Horario y Lugar:<\/strong><\/p>\n 4 al 27 Junio, lunes y mi\u00e9rcoles, de 14 a 18 hs.<\/p>\n Dpto. de Electricidad, Electr\u00f3nica y Computaci\u00f3n — FACET — UNT<\/p>\n Destinatarios:<\/strong> Graduados en \u00e1reas de electr\u00f3nica, electricidad y computaci\u00f3n<\/p>\n Pre-requisitos:<\/strong> Formaci\u00f3n de grado en \u00e1reas de Electr\u00f3nica, Computaci\u00f3n.<\/p>\n Aranceles:<\/strong> $ 200.- Se abona en la Asociaci\u00f3n Cooperadora de la FACET. Ref.de pago \u201cCurso VHDL-Scandaliaris\u201d<\/p>\n