{"id":322,"date":"2021-11-17T22:28:24","date_gmt":"2021-11-17T22:28:24","guid":{"rendered":"https:\/\/www.facet.unt.edu.ar\/maestriaelectronica\/?page_id=322"},"modified":"2021-11-17T22:31:28","modified_gmt":"2021-11-17T22:31:28","slug":"diseno-digital-avanzado","status":"publish","type":"page","link":"https:\/\/www.facet.unt.edu.ar\/maestriaelectronica\/diseno-digital-avanzado\/","title":{"rendered":"DISE\u00d1O DIGITAL AVANZADO"},"content":{"rendered":"<p><b>Docente a cargo:<\/b><\/p>\n<p>Mag. Ing. Jorge Scandaliaris<\/p>\n<p><b>Descripci\u00f3n<\/b><\/p>\n<p>Se desarrollan t\u00e9cnicas avanzadas de dise\u00f1o digital para el desarrollo de circuitos complejos. Se profundiza en representaciones de alto nivel cumpliendo con restricciones de rendimiento, potencia y \u00e1rea. Se presentan m\u00e9todos apropiados para sistemas de s\u00edntesis automatizados. Se emplean herramientas comerciales de s\u00edntesis y simulaci\u00f3n de lenguajes de descripci\u00f3n de hardware para dise\u00f1ar e implementar sistemas digitales de complejidad creciente mediante arreglos de compuertas programables en campo (FPGA).<\/p>\n<p><b>Objetivos<\/b><\/p>\n<p>Desarrollar competencias para:<\/p>\n<ul>\n<li aria-level=\"1\">Aplicar estrategias de dise\u00f1o avanzadas que incluyen t\u00e9cnicas de prueba y depuraci\u00f3n.<\/li>\n<li aria-level=\"1\">Cumplir con restricciones de dise\u00f1o especificadas, como rendimiento, potencia y \u00e1rea, utilizando t\u00e9cni-cas contempor\u00e1neas.<\/li>\n<li aria-level=\"1\">Utilizar m\u00faltiples se\u00f1ales de reloj y t\u00e9cnicas de sistemas as\u00edncronos para la transferencia de datos de alta velocidad.<\/li>\n<li aria-level=\"1\">Prototipado de sistemas digitales complejos bajo restricciones de dise\u00f1o.<\/li>\n<li aria-level=\"1\">Comparar y contrastar las capacidades relativas de varias tecnolog\u00edas de hardware digital contempor\u00e1-neas.<\/li>\n<\/ul>\n<p><b>Contenidos m\u00ednimos<\/b><\/p>\n<ul>\n<li>Optimizaci\u00f3n de rendimiento mediante s\u00edntesis.<\/li>\n<li>Dise\u00f1o del camino de datos: uso compartido de recursos, planificaci\u00f3n, segmentaci\u00f3n y resincronizaci\u00f3n.<\/li>\n<li>Modelado y an\u00e1lisis de tiempos.<\/li>\n<li>T\u00e9cnicas de dise\u00f1o de baja potencia.<\/li>\n<li>Dise\u00f1o de protocolos y circuitos as\u00edncronos.<\/li>\n<li>Generaci\u00f3n de reloj, sincronizaci\u00f3n y m\u00faltiples dominios.<\/li>\n<li>Circuitos aritm\u00e9ticos avanzados.<\/li>\n<li>Sistemas en chip y redes en chip.<\/li>\n<li>Serializadores \/ deserializadores, codificadores y terminaci\u00f3n.<\/li>\n<\/ul>\n","protected":false},"excerpt":{"rendered":"<p>Docente a cargo: Mag. Ing. Jorge Scandaliaris Descripci\u00f3n Se desarrollan t\u00e9cnicas avanzadas de dise\u00f1o digital para el desarrollo de circuitos complejos. Se profundiza en representaciones de alto nivel cumpliendo con restricciones de rendimiento, potencia y \u00e1rea. Se presentan m\u00e9todos apropiados para sistemas de s\u00edntesis automatizados. Se emplean herramientas comerciales de s\u00edntesis y simulaci\u00f3n de lenguajes [&hellip;]<\/p>\n","protected":false},"author":101025,"featured_media":0,"parent":0,"menu_order":0,"comment_status":"closed","ping_status":"closed","template":"","meta":[],"_links":{"self":[{"href":"https:\/\/www.facet.unt.edu.ar\/maestriaelectronica\/wp-json\/wp\/v2\/pages\/322"}],"collection":[{"href":"https:\/\/www.facet.unt.edu.ar\/maestriaelectronica\/wp-json\/wp\/v2\/pages"}],"about":[{"href":"https:\/\/www.facet.unt.edu.ar\/maestriaelectronica\/wp-json\/wp\/v2\/types\/page"}],"author":[{"embeddable":true,"href":"https:\/\/www.facet.unt.edu.ar\/maestriaelectronica\/wp-json\/wp\/v2\/users\/101025"}],"replies":[{"embeddable":true,"href":"https:\/\/www.facet.unt.edu.ar\/maestriaelectronica\/wp-json\/wp\/v2\/comments?post=322"}],"version-history":[{"count":2,"href":"https:\/\/www.facet.unt.edu.ar\/maestriaelectronica\/wp-json\/wp\/v2\/pages\/322\/revisions"}],"predecessor-version":[{"id":329,"href":"https:\/\/www.facet.unt.edu.ar\/maestriaelectronica\/wp-json\/wp\/v2\/pages\/322\/revisions\/329"}],"wp:attachment":[{"href":"https:\/\/www.facet.unt.edu.ar\/maestriaelectronica\/wp-json\/wp\/v2\/media?parent=322"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}